⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，首要对组合逻辑电路与时序逻辑电路进行分析与规划，对状态机FSM进行分析与建模。
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行为级建模便是描绘数字逻辑电路的功用和算法。
在Verilog中，行为级描绘首要运用由关键词initial或always界说的两种结构类型的句子。一个模块的内部能够包含多个initial或always句子。
initial句子是一条初始化句子，仅履行一次，常常用于测试模块中，对激励信号进行描绘，在硬件电路的行为描绘中，有时为了仿真的需要，也用initial句子给寄存器变量赋初值。
initial句子首要是一条面向仿真的进程句子，不能用于逻辑归纳 。这里不介绍它的用法。
在always结构型句子内部有一系列进程性赋值句子，用来描绘电路的功用（行为）。
行为级建模根底
下面介绍行为级建模中常常运用的句子：
- always句子结构及进程赋值句子
- 条件句子（if-else）
- 多路分支句子（case-endcase）
- for循环句子（例如 for等）
1. always句子的一般用法
always @(事情操控表达式)
begin：块名
块内局部变量的界说;
进程赋值句子（包含高级句子）;
end
“@”称为事情操控运算符，用于挂起某个动作，直到事情发生。“事情操控表达式”也称为灵敏事情表，它是后边begin和end之间的句子履行的条件。当事情发生或某一特定的条件变为“真”时，后边的进程赋值句子就会被履行。
begin…end 之间只有一条句子时，关键词能够省略；
begin…end 之间的多条句子被称为次序句子块。能够给句子块取一个姓名，称为有名块。
2. 条件句子（ if句子）
条件句子便是依据判断条件是否建立，确定下一步的运算。
Verilog语言中有3种方式的if句子：
（1） if (condition_expr) true_statement;
（2） if (condition_expr) true_statement; else false_ statement;
（3） if (condition_expr1) true_statement1; else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; …… else default_statement;
if后边的条件表达式一般为逻辑表达式或联系表达式。履行if句子时，首先核算表达式的值，若结果为0、x或z，按“假”处理；若结果为1，按“真”处理，并履行相应的句子。
例：运用if-else句子对4选1数据选择器的行为进行描绘
module mux4to1_bh(D, S, Y);
input [3:0] D; //输入端口
input [1:0] S; //输入端口
output reg Y; //输出端口及变量数据类型
always @(D, S) //电路功用描绘,或@(D or S)
if (S == 2’b00) Y = D[0];
else if (S== 2’b01) Y = D[1];
else if (S== 2’b10) Y = D[2];
else Y = D[3];
endmodule
注意，进程赋值句子只能给寄存器型变量赋值，因而，输出变量Y的数据类型界说为reg。
3. 多路分支句子（case句子）
是一种多分支条件选择句子，一般方式如下
case (case_expr)
item_expr1: statement1;
item_expr2: statement2;
……
default: default_statement; //default句子能够省略
endcase
注意：当分支项中的句子是多条句子，必须在最前面写上关键词begin，在最终写上关键词end，成为次序句子块。
另外，用关键词casex和casez表明含有无关项x和高阻z的情况。
例：对具有使能端En 的4选1数据选择器的行为进行Verilog描绘。当En=0时，数据选择器工作，En=1时，禁止工作，输出为0。
module mux4to1_bh (D, S, En,Y);
input [3:0] D，[1:0] S； input En;
output reg Y；
always @(D, S, En) //2001, 2005 syntax；或@(D or S or En)
begin
if (En==1) Y = 0; //En=1时，输出为0
else //En=0时，选择器工作
case (S)
2’d0: Y = D[0];
2’d1: Y = D[1];
2’d2: Y = D[2];
2’d3: Y = D[3];
endcase
end
endmodule
4. for循环句子
一般方式如下
for (initial_assignment; condition; step_assignment)
statement；
initial_assignment 为循环变量的初始值。
condition为循环的条件，若为真，履行进程赋值句子statement，若不建立，循环结束，履行for后边的句子。
step_assignment为循环变量的步长，每次迭代后，循环变量将添加或减少一个步长。
试用Verilog语言描绘具有高电平使能的3线-8线译码器.
module decoder3to8_bh(A,En,Y);
input [2:0] A，En;
output reg [7:0] Y;
integer k; //声明一个整型变量k
always @(A, En) // 2001, 2005 syntax
begin
Y = 8’b1111_1111; //设译码器输出的默认值
for(k = 0; k <= 7; k = k+1) //下面的if-else句子循环8次
if ((En==1) && (A== k) )
Y[k] = 0; //当En=1时，依据A进行译码
else
Y[k] = 1; //处理使能无效或输入无效的情况
end
endmodule
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