⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL言语学习与仿真，主要对组合逻辑电路与时序逻辑电路进行剖析与规划，对状态机FSM进行剖析与建模。

文章和代码已归档至【Github库房：hardware-tutorial】，需要的朋友们自取。或许注重大众号【AIShareLab】，回复 FPGA 也可获取。

HDL发生的最初动因便是为了能够模仿硬件系统，能够剖析系统的性能，验证其功用是否正确。

要检验一个规划块是否正确，就要用Verilog再写一个检验模块(Test Bench)。这个检验模块应包含以下三个方面的内容：

  • 检验模块中要调用到规划块，只要这样才能对它进行检验；
  • 检验模块中应包含检验的鼓舞信号源；
  • 检验模块能够施行对输出信号的检测，并陈述检测成果；

写出检验模块的进程又称为树立检验途径（Test Bench）

FPGA：逻辑功用的仿真与验证

例：2选1数据选择器的检验模块

module test_mux;
  reg a,b,s; 
  wire out;
  mux2to1 u1(out, a, b, s);
  initial
  begin
    a=0; b=1; s=0;
#10 a=1; b=1; s=0;
#10 a=1; b=0; s=0;
#10 a=1; b=0; s=1;
#10 a=1; b=1; s=1;
#10 a=0; b=1; s=1;
#10 $finish;
   end
 initial
$monitor($time, “a=%b b=%b s=%b out=%b”, a,b,s,out);
endmodule

module mux2to1(out,a,b,sel);
 output out;
 input a,b,sel; 
 wire selnot,a1,b1;  
 not (selnot, sel);
 and (a1, a, selnot);
 and (b1, b, sel);
 or (out1, a1, b1);
endmodule

0  a=0 b=1 s=0 out=0
10 a=1 b=1 s=0 out=1
20 a=1 b=0 s=0 out=1
30 a=1 b=0 s=1 out=0
40 a=1 b=1 s=1 out=1
50 a=0 b=1 s=1 out=1

检验鼓舞块(TB)与规划块(Design Block)之间的关系

FPGA：逻辑功用的仿真与验证

仿真时，信号线a、b、s上要加一组检验鼓舞信号，这组鼓舞信号的发生，是通过initial内部的进程句子发生的，而进程句子只能给reg型变量赋值。

仿真时，信号线a、b、s上的鼓舞信号是不能消失的，需要有“存放”效应，能够描述这种“存放”行为的，只能是reg型。

端口衔接时有关变量数据类型的一些规定

FPGA：逻辑功用的仿真与验证

仿真进程简介

运用软件ModelSim-Altera 6.5b Starter Edition 进行仿真验证的大致进程

FPGA：逻辑功用的仿真与验证

ModelSim仿真软件的运用

  • 创立一个作业目录
  • 输入源文件
  • 树立作业库

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编译规划文件

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装入规划文件到仿真器

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运转仿真器

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